乳交

课程名称

RISC-V CPU远程虚拟实验

课程以行业先进且极具发展潜力的开放RISC-V为CPU设计的目标，从基本的逻辑电路设计开始，逐步构成计算机部件，最终汇聚为CPU。课程配套远程FPGA实验平台，学生通过浏览器操作云端真实实验板，与慕课平台配合实现完全线上的硬件实验教学。通过课程的学习和训练，可以基本掌握Verilog/SystemVerilog硬件描述语言，能够用硬件描述语言设计逻辑电路和计算机部件，从设计的角度深刻理解CPU硬件结构和指令系统之间的内在联系，了解计算机的组织结构和工作原理；在完成设计挑战的同时，提升动手能力和分析问题、解决问题的能力，培养自主学习的钻研精神和创新意识，了解芯片行业生态，树立科技强国的使命担当。本课程采用“范例-任务”教学法，每一个实验项目都经过精心的设计，先给出一个参考范例，再布置一个相关的设计任务，配合视频讲解和演示；实验项目之间环环相扣、循序渐进，像搭积木一样逐渐完成CPU设计。本课程内容可用作《计算机组成原理》、《数字逻辑电路》等课程配套的实验和课程设计；低起点、高落点的实验设计，使得该课程也适用于对CPU感兴趣的社会学习者。

课程实验采用了“虚实结合”可视化调试技术，既保证调试数据“源于真实”，又能很好地提高调试效率，具有实用性。实验系统采用“虚拟面板”搭配“云端实验电路板”实现了“虚实结合”的可视化调试技术，能够实时捕获云端实验电路板上真实生成的CPU的内部运行结果和信息传输路径，并直观、形象地呈现在虚拟面板中，真正实现了“所见即所得”。可视化调试技术方便进行信息观察和分析，能有效提高调试效率，具有良好的实用性。实验远程在线开展方式突破了时空限制并实现了多用户共享实验资源，具有很好的实用性。实验系统采用B/S架构，将传统实验设备的交互界面以虚拟面板形式部署在客户端，硬件实验电路板部署在云端，学生只需要通过浏览器，无需安装任何插件就可以随时随地开展CPU实验，对课堂实验教学内容进行无限次重现，从而有更多的时间对实验过程和实验结果进行深入思考和探究，提升学习效果。